2024.01.11 【2024年注目の先端技術特集】湘南工科大渡辺名誉教授　複数入力可能な積層型GAAトランジスタによるNAND、NOR回路の提案　高速性能を維持しつつパターン面積40％に縮小

【図1】従来積層型の断面から見た回路図（a）、上面から見た平面パターン図（b）、および提案積層型の断面から見た回路図（c）、上面から見た平面パターン図（d）、提案積層型によるGAAの並列（e）、直列接続（f）

【図1】従来積層型の断面から見た回路図（a）、上面から見た平面パターン図（b）、および提案積層型の断面から見た回路図（c）、上面から見た平面パターン図（d）、提案積層型によるGAAの並列（e）、直列接続（f）

＞
【図1】従来積層型の断面から見た回路図（a）、上面から見た平面パターン図（b）、および提案積層型の断面から見た回路図（c）、上面から見た平面パターン図（d）、提案積層型によるGAAの並列（e）、直列接続（f）
【図2】図1（f）の断面構造、ゲート部分（a）、図1（f）のソース、ゲート、ドレイン部分（ドレイン電流の流れる方向）（b）
【図3】提案積層型による3入力NAND回路（a）、3入力NOR回路（b）、インバータ回路（c）
【図4】CMOS NAND、NOR回路のパターン面積の比較
【図5】4入力CMOS NAND回路のパターン面積の比較

▶記事本文へ